Die Leistungsf\u00e4higkeit eines Computersystems ist ein komplexes Zusammenspiel verschiedener Hardwarekomponenten, wobei der System-Hauptspeicher (RAM) eine tragende S\u00e4ule bildet. W\u00e4hrend die Diskussion oft die absolute Kapazit\u00e4t in den Vordergrund stellt, ist die Latenz eine ebenso kritische, wenn nicht sogar entscheidendere Kennzahl f\u00fcr die Anwendungs-Performance.<\/p>\n
Die Latenz beschreibt die Zeitspanne zwischen einer Anfrage des Speichercontrollers und der erfolgreichen \u00dcbergabe der angeforderten Daten. Moderne DDR-SDRAM-Architekturen, wie DDR4 oder DDR5, weisen eine tiefgreifend geschichtete Hierarchie auf, die diesen Prozess bestimmt. Eine Leseanfrage durchl\u00e4uft mehrere Stufen, darunter die Aktivierung des korrekten Speicherzeilen-Puffers (Row Buffer), die Auswahl der Spalte und die R\u00fcckgabe der Daten \u00fcber den I\/O-Puffer. Die Gesamtlatenz setzt sich aus festen Timing-Parametern zusammen, die in Taktzyklen gemessen und als CAS-Latenz (CL), tRCD, tRP und tRAS spezifiziert sind. Ein DDR5-4800-Modul mit CL40 weist beispielsweise eine effektive Lese-Latenz von etwa 16.67 Nanosekunden auf, berechnet aus (40 \/ (4800.000.000 \/ 2)) * 1.000.000.000.<\/p>\n
Die Marketing-Kommunikation fokussiert sich stark auf die Taktrate (z.B. 3200 MHz, 6000 MHz). Eine h\u00f6here Taktrate steigert zwar die Bandbreite \u2013 den Datendurchsatz pro Sekunde \u2013, verbessert aber nicht zwangsl\u00e4ufig die Latenz in Nanosekunden. Tats\u00e4chlich erh\u00f6hen sich die absoluten Timings in Taktzyklen (CL) oft mit steigender Frequenz. Die kritische Metrik ist die effektive Latenz in Nanosekunden, die sich aus der Kombination von CL und Takt ergibt. Ein langsameres Modul mit niedriger CL kann bei Alltagsanwendungen, die von kurzen, zuf\u00e4lligen Zugriffen leben, einem schnelleren Modul mit hoher CL \u00fcberlegen sein.<\/p>\n