Die Diskussion um Leistungsmerkmale von Hochleistungsservern und Mainboards ist um eine entscheidende Komponente reicher: Den PLX-Switch-Chip. Diese spezialisierten PCIe-Bridge-Chips l\u00f6sen ein fundamentales Problem in modernen Serverarchitekturen, indem sie die verf\u00fcgbaren PCIe-Lanes des Hauptprozessors erweitern und intelligent verteilen. Ohne diese Technologie stie\u00dfen Systeme mit zahlreichen Hochgeschwindigkeits-Peripherieger\u00e4ten schnell an physikalische und elektrische Grenzen.<\/p>\n
Der PLX PEX 8747 ist ein PCIe Gen3-Switch-Chip, der 48 Lanes und bis zu 5 Ports unterst\u00fctzt. Seine prim\u00e4re Funktion besteht darin, als intelligenter Verteiler zu agieren. Er nimmt die begrenzte Anzahl an PCIe-Lanes, die direkt vom CPU- oder Chipsatz-Controller bereitgestellt werden, und multipliziert sie virtuell, indem er den Datenverkehr mehrerer Endger\u00e4te \u00fcber diese gemeinsame Verbindung leitet. Der Chip verf\u00fcgt \u00fcber eine Non-Transparent Bridging (NTB)-Funktionalit\u00e4t, die es erm\u00f6glicht, mehrere unabh\u00e4ngige Systeme \u00fcber eine einzelne PCIe-Verbindung zu koppeln und Speicherbereiche zwischen ihnen zu teilen. Dies ist f\u00fcr Anwendungen wie Virtualisierung oder High-Performance Computing (HPC) von entscheidender Bedeutung. Der Switch verwaltet den Datenfluss mit Hilfe eines komplexen Paket-Forwarding- und Arbitration-Mechanismus, der Priorit\u00e4ten setzt und Engp\u00e4sse minimiert, um die Gesamtbandbreite effizient zu nutzen.<\/p>\n
Der entscheidende Unterschied zwischen nativen CPU-Lanes und einer durch einen Switch erweiterten Konfiguration liegt in der Architektur und den m\u00f6glichen Engp\u00e4ssen. Native Lanes bieten eine direkte, Punkt-zu-Punkt-Verbindung zwischen der CPU und dem Peripherieger\u00e4t, was die niedrigste m\u00f6gliche Latenz und den ungeteilten Zugriff auf die volle Bandbreite gew\u00e4hrleistet. Ein Switch hingegen teilt die verf\u00fcgbare Upstream-Bandbreite unter den angeschlossenen Downstream-Ger\u00e4ten auf. Dies f\u00fchrt zu einem potenziellen gemeinsamen Engpass. Die Performance eines Systems mit PLX-Chip h\u00e4ngt somit ma\u00dfgeblich davon ab, ob die angeschlossenen Ger\u00e4te gleichzeitig die volle Bandbreite beanspruchen. F\u00fcr Workloads, bei denen die Last gut verteilt ist oder sequentiell anf\u00e4llt, ist der Performance-Verlust oft marginal. Bei gleichzeitiger Volllast mehrerer High-End-GPUs oder NVMe-SSDs kann die geteilte Upstream-Verbindung jedoch zum limitierenden Faktor werden.<\/p>\n