IBM hat erneut die Grenzen der Halbleitertechnologie verschoben. Nachdem das Unternehmen 2021 den weltweit ersten 2-nm-Chip pr\u00e4sentierte, folgt nun der n\u00e4chste Quantensprung: Ein 0,7-Nanometer-Chip, der auf einer neuartigen \u201eNanostack\u201c-Architektur basiert. Der Chip soll auf einer Fl\u00e4che von etwa 150 Quadratmillimetern rund 100 Milliarden Transistoren beherbergen \u2013 doppelt so viele wie der 2-nm-Vorg\u00e4nger. IBM verspricht eine Leistungssteigerung von bis zu 50 Prozent oder eine Reduzierung des Stromverbrauchs um 70 Prozent im Vergleich zur 2-nm-Generation. Doch bis zur Massenproduktion wird es nach Einsch\u00e4tzung des Unternehmens noch mindestens f\u00fcnf Jahre dauern.<\/p>\n
Der Nanostack ist eine radikale Neuerfindung der Transistorarchitektur. W\u00e4hrend bisherige Designs n-Typ- und p-Typ-Transistoren nebeneinander auf dem Chip anordneten, stapelt IBM diese beiden Typen nun vertikal \u00fcbereinander. Dazwischen liegt eine ultrad\u00fcnne Isolatorschicht, die die beiden Lagen voneinander trennt. Diese vertikale Stapelung \u2013 auch als staggered stacking bezeichnet \u2013 erm\u00f6glicht es, f\u00fcr jeden Transistortyp unterschiedliche Materialien zu verwenden und deren Eigenschaften unabh\u00e4ngig voneinander zu optimieren. Gleichzeitig steigt die Transistordichte, da die bisher nebeneinander platzierten Bauteile nun in die H\u00f6he ausweichen.<\/p>\n
Jay Gambetta, Leiter der IBM-Forschung und IBM Fellow, beschreibt den Ansatz so: \u201eWir verkleinern nicht nur die Transistoren \u2013 wir erfinden die Art und Weise, wie Chips hergestellt werden, neu.\u201c<\/p>\n
Die Grundlage f\u00fcr den Nanostack bilden die Nanosheet-Gate-All-Around-Transistoren (GAA), die IBM bereits 2017 entwickelt hatte und die heute als Basis f\u00fcr die aktuellen 2-nm-Prozesse dienen. Auf dem VLSI-Symposium 2025 stellte IBM erstmals ein Design f\u00fcr 7-\u00c5ngstr\u00f6m-Knoten vor. Nun, ein Jahr sp\u00e4ter, hat das Unternehmen den n\u00e4chsten Schritt getan: Die CMOS-Integration und der Nachweis funktionierender Inverter-Schaltungen sind gegl\u00fcckt. Der Chip ist nicht nur physikalisch herstellbar, sondern rechnet auch tats\u00e4chlich.<\/p>\n
Die folgenden Kennzahlen verdeutlichen den Fortschritt der IBM-Transistortechnologie \u00fcber drei Generationen hinweg. W\u00e4hrend der 7-nm-FinFET als Referenz dient, zeigt der Sprung zu 2 nm und schlie\u00dflich zu 0,7 nm, wie rasant die Entwicklung voranschreitet.<\/p>\n
IBM geh\u00f6rt seit Jahrzehnten zu den treibenden Kr\u00e4ften der Halbleiterforschung \u2013 von den ersten integrierten Schaltungen in den 1960er Jahren \u00fcber die Nanosheet-Entwicklung bis zum 2-nm-Prototypen 2021. Allerdings hat IBM 2014 seine Fertigungssparte an GlobalFoundries verkauft und besitzt seither keine eigenen Massenproduktionslinien. Die entwickelten Technologien werden daher an Partner-Foundries lizenziert, die sie in die Serienfertigung \u00fcberf\u00fchren.<\/p>\n
Bei 2 nm l\u00e4uft dieser Prozess bereits: IBM ver\u00f6ffentlichte den Prototyp 2021, und das japanische Unternehmen Rapidus soll darauf basierend 2027 die Massenproduktion in seiner Fabrik in Chitose auf der Insel Hokkaido aufnehmen. F\u00fcr den 0,7-nm-Nanostack gibt IBM einen Zeitrahmen von \u201efr\u00fchestens f\u00fcnf Jahren\u201c an \u2013 also etwa 2031. Das klingt optimistisch, wenn man den langen Weg von 2 nm betrachtet, ist aber durchaus plausibel.<\/p>\n
Eine wesentliche Voraussetzung ist die Verf\u00fcgbarkeit von High-NA-EUV-Lithografiesystemen des niederl\u00e4ndischen Herstellers ASML<\/a>. Diese hochkomplexen Belichtungsanlagen werden noch in diesem Jahr im Albany NanoTech Complex im US-Bundesstaat New York installiert, wo IBMs f\u00fchrendes Halbleiterforschungszentrum angesiedelt ist.<\/p>\n W\u00e4hrend IBM den Blick weit nach vorne richtet, hat sich die Massenproduktion der Konkurrenz bereits in die 2-nm-\u00c4ra bewegt. TSMC hat Ende 2025 die Serienfertigung seines N2-Prozesses aufgenommen \u2013 Apple<\/a> sicherte sich mehr als die H\u00e4lfte der anf\u00e4nglichen Kapazit\u00e4t. F\u00fcr die zweite Jahresh\u00e4lfte 2026 ist die leistungsgesteigerte Version N2P geplant, und der 1,6-nm-Knoten A16 mit Super-Power-Rail-Technologie soll folgen.<\/p>\n Samsung hat mit seinem 2-nm-Prozess SF2 die Fertigung eigener SoCs gestartet, und Intel<\/a> produziert mit dem 18A-Verfahren (2-nm-\u00c4quivalent) den Panther-Lake-Prozessor. Alle drei Unternehmen arbeiten parallel an der Verbesserung ihrer Ausbeute und am Kapazit\u00e4tsausbau. Vor diesem Hintergrund pr\u00e4sentiert IBM eine Vision, die deutlich weiter in die Zukunft reicht \u2013 aber auch zeigt, was physikalisch und technisch noch m\u00f6glich ist.<\/p>\n Der entscheidende Unterschied: Ein Forschungslabor kann demonstrieren, was machbar ist. Eine Foundry muss liefern, was heute kaufbar ist. Die Kluft zwischen Prototyp und Produkt ist gro\u00df und erfordert immense Investitionen in Prozessentwicklung, Ausbeuteverbesserung und Fertigungsanlagen.<\/p>\n IBM verfolgt in der Halbleitertechnologie eine zweigleisige Strategie. Im Bereich der Logikchips bleibt die Partnerschaft mit Rapidus der zentrale Pfeiler. Rapidus hat im Juli 2025 in seinem IIM-1-Werk in Chitose die ersten funktionsf\u00e4higen 2-nm-GAA-Transistoren nachgewiesen und peilt weiterhin den Produktionsstart in der zweiten Jahresh\u00e4lfte 2027 an. Im Juni 2026<\/a> erhielt das Unternehmen zus\u00e4tzlich 150 Milliarden Yen (rund 1,3 Milliarden Euro) an staatlicher F\u00f6rderung, womit das Eigenkapital auf rund 425 Milliarden Yen angewachsen ist. Ob IBM seine 2-nm-Technologie dort erfolgreich in die Massenfertigung \u00fcberf\u00fchren kann, ist f\u00fcr die japanische Halbleiterindustrie von strategischer Bedeutung.<\/p>\nWettbewerbsumfeld: TSMC, Samsung und Intel bereits in der 2-nm-\u00c4ra<\/h2>\n
IBMs Doppelstrategie: Logik und Quanten<\/h2>\n