Weil die Leistungsf\u00e4higkeit moderner Chips nicht mehr allein von der Transistordichte abh\u00e4ngt, r\u00fcckt die Verpackungstechnologie \u2013 das sogenannte Advanced Packaging \u2013 ins Zentrum der strategischen \u00dcberlegungen. China reagiert auf diese Verschiebung mit einer massiven Investitionsoffensive: Zwischen Mai und Juli 2026 wurden Projekte im Gesamtwert von rund 40 Milliarden Yuan (knapp f\u00fcnf Milliarden Euro) angek\u00fcndigt, die den Aufbau hochmoderner Packaging-Kapazit\u00e4ten vorantreiben sollen.<\/p>\n
Die treibende Kraft hinter dieser Entwicklung ist das allm\u00e4hliche Auslaufen des Mooreschen Gesetzes. Die Rechenleistung eines KI-Chips wird nicht mehr prim\u00e4r durch die Anzahl der Transistoren pro Quadratmillimeter bestimmt, sondern zunehmend durch die F\u00e4higkeit, Speicher und Recheneinheiten vertikal zu stapeln. Insbesondere das Stapeln von Hochbandbreiten-Speicher (HBM) in mehreren Lagen erfordert fortschrittliche Packaging-Verfahren wie das CoWoS (Chip-on-Wafer-on-Substrate), das der taiwanesische Auftragsfertiger TSMC perfektioniert hat. Das Packaging entscheidet damit direkt \u00fcber die Leistungsobergrenze eines Chips mit.<\/p>\n
Diese technologische Verschiebung hat den Fokus der Branche grundlegend ver\u00e4ndert. Zheng Li, Chef des Packaging- und Testkonzerns Jiangsu Changjiang Electronics Technology (JCET), brachte es auf der Semicon China auf den Punkt: Die zentrale Frage laute nicht mehr, wie sich die Zahl der Transistoren pro Fl\u00e4cheneinheit erh\u00f6hen lasse, sondern wie sich die Qualit\u00e4t des gesamten Chips verbessern lasse.<\/p>\n
Drei Gro\u00dfprojekte stechen aus der aktuellen Investitionswelle besonders hervor und zeigen, wohin die Reise in China geht.<\/p>\n
Am 24. Juni 2026<\/a> k\u00fcndigte JCET den Bau einer neuen Fabrik in der Sonderzone Lingang in Shanghai an. 7,8 Milliarden Yuan (rund 950 Millionen Euro) flie\u00dfen in Produktionslinien f\u00fcr hochdichte Umverdrahtungslagen (RDL), ultrafeines Bumping, gro\u00dfformatige heterogene Integration und Chiplet-Packaging. Die Nachfrage kommt vor allem aus dem Markt f\u00fcr KI-Server, High-Performance-Computing (HPC) und Grafikprozessoren. Die erste Phase soll in der zweiten Jahresh\u00e4lfte 2028 in Betrieb gehen. Die neuen Kapazit\u00e4ten werden gezielt um die Anforderungen der KI-Industrie herum aufgebaut, mit Fokus auf Rechenleistung, Datenspeicherung und Stromversorgung.<\/p>\n Nur zwei Tage sp\u00e4ter gab Forehope Electronic bekannt, \u00fcber einen Zeitraum von acht Jahren 10,3 Milliarden Yuan (rund 1,3 Milliarden Euro) in eine Packaging- und Testbasis in Yuyao bei Ningbo zu investieren. Vier Produktionslinien f\u00fcr Bumping, 2,5D-Integration, Flip-Chip und fortgeschrittenes Drahtbonden sind geplant. Zielm\u00e4rkte sind KI-Edge-Prozessoren, Steuerchips f\u00fcr die Automobilindustrie und hochwertige Analog-ICs.<\/p>\n Am 13. Juli 2026 startete eine Tochter von Union Semiconductor aus Hefei in Jiading, einem Bezirk von Shanghai, ihr drittes Gro\u00dfprojekt. Mindestens 7,5 Milliarden Yuan (mehr als 900 Millionen Euro) werden in das Packaging-Verfahren \u201eHITS\u201c, ultrafeines Bonden, hochdichte RDL und gro\u00dffl\u00e4chige heterogene Integration investiert \u2013 wiederum f\u00fcr KI-Server und HPC-Systeme.<\/p>\n Neben der KI ist die Automobilindustrie ein wesentlicher Motor der neuen Packaging-Welle. Mitte Juli unterzeichnete HKC einen Vertrag f\u00fcr eine vier Milliarden Yuan (knapp 500 Millionen<\/a> Euro) teure Packaging- und Testbasis in Shaoxing, Provinz Zhejiang. Nach der ersten Ausbauphase sollen dort monatlich 20 Millionen verpackte Chips im 12-Zoll-\u00c4quivalent produziert werden, vor allem Bausteine in Automobilqualit\u00e4t und Power-Analog-ICs. Die neuen Fabriken entstehen oft direkt neben bestehenden Waferwerken oder gro\u00dfen Automobilstandorten, um lokale Lieferketten zu st\u00e4rken.<\/p>\n Ein weiterer Schwerpunkt sind Speicherchips. Die KI-Branche k\u00e4mpft mit der \u201eMemory Wall\u201c \u2013 einem neuen Engpass zwischen Prozessor und Speicher. Das Packaging von Speicherbausteinen verschiebt sich daher hin zu Fan-Out-Architekturen und zur integrierten Verpackung von Speicher- und Rechenchips. Huatian Technology erweitert seine Basis in Nanjing f\u00fcr drei Milliarden Yuan (rund 370 Millionen Euro) um Kapazit\u00e4ten f\u00fcr HBM-Packaging und Tests f\u00fcr SSD-Controller. Biwin Storage hat in der s\u00fcdchinesischen Greater Bay Area ein Projekt \u00fcber eine Milliarde Yuan (rund 120 Millionen Euro) f\u00fcr das Verpacken von KI-Speicherchips gestartet.<\/p>\n Die Investitionen sind nicht zuletzt eine Reaktion auf die Technologie-Boykotte der USA gegen China. Die CoWoS-Kapazit\u00e4t von TSMC in Taiwan ist seit Langem mehr als komplett ausgelastet \u2013 die Auslastung liegt bei \u00fcber 120 Prozent. Der Anteil des Packagings an den Fertigungskosten von KI-Spitzenchips ist von unter zehn Prozent auf \u00fcber 25 Prozent gestiegen. W\u00e4hrend die US-Exportkontrollen chinesischen Herstellern den Zugang zu modernen Waferfertigern wie TSMC erschweren, wird Advanced Packaging in China zunehmend lukrativer. Der Grund: Je schwerer der Zugang zu den feinsten Strukturbreiten wird, desto wichtiger ist es, aus vorhandenen Dies durch Stapeln und Verschalten mehr Rechenleistung herauszuholen.<\/p>\n Das strategische Ziel der USA ist es, nicht nur die Waferfertigung zur\u00fcckzuholen, sondern auch ein komplettes heimisches \u00d6kosystem f\u00fcr Advanced Packaging wieder aufzubauen \u2013 ein Segment, das bis vor kurzem fast vollst\u00e4ndig von Asien abh\u00e4ngig war. Intel<\/a> erhielt 8,5 Milliarden US-Dollar<\/a> Direktf\u00f6rderung, zum Teil f\u00fcr Packaging-Projekte. TSMC bekommt 6,6 Milliarden US-Dollar f\u00fcr den Ausbau in Arizona, Samsung 6,4 Milliarden f\u00fcr Texas, und der Packaging-Spezialist Amkor rund 407 Millionen US-Dollar f\u00fcr eine komplette Fabrik in Arizona.<\/p>\n In China profitieren JCET, Huatian und Tongfu Microelectronics von einem \u201eseltenen strategischen Zeitfenster\u201c. Chinesische Chipkunden bevorzugen aus politischen Gr\u00fcnden einheimische Dienstleister. Aus dem Ausland kommt zus\u00e4tzliche Nachfrage, weil die f\u00fchrenden internationalen Foundries ihre Ressourcen auf das 3D-Packaging konzentrieren und die dabei \u00fcberlaufenden 2,5D-Auftr\u00e4ge von JCET gezielt abgesch\u00f6pft werden. Selten hat die Geopolitik einer Branche in China so unmittelbar zu einem Boom verholfen wie derzeit den Verpackern von Chips.<\/p>\n","protected":false},"excerpt":{"rendered":" Weil die Leistungsf\u00e4higkeit moderner Chips nicht mehr allein von der Transistordichte abh\u00e4ngt, r\u00fcckt die Verpackungstechnologie \u2013 das sogenannte Advanced Packaging \u2013 ins Zentrum der strategischen \u00dcberlegungen. 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Engpass Memory Wall: Speicher-Packaging im Fokus<\/h2>\n
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