IBM hat erneut die Grenzen der Halbleitertechnologie verschoben. Nachdem das Unternehmen 2021 den weltweit ersten 2-nm-Chip präsentierte, folgt nun der nächste Quantensprung: Ein 0,7-Nanometer-Chip, der auf einer neuartigen „Nanostack“-Architektur basiert. Der Chip soll auf einer Fläche von etwa 150 Quadratmillimetern rund 100 Milliarden Transistoren beherbergen – doppelt so viele wie der 2-nm-Vorgänger. IBM verspricht eine Leistungssteigerung von bis zu 50 Prozent oder eine Reduzierung des Stromverbrauchs um 70 Prozent im Vergleich zur 2-nm-Generation. Doch bis zur Massenproduktion wird es nach Einschätzung des Unternehmens noch mindestens fünf Jahre dauern.
Was ist der Nanostack und wie funktioniert er?
Der Nanostack ist eine radikale Neuerfindung der Transistorarchitektur. Während bisherige Designs n-Typ- und p-Typ-Transistoren nebeneinander auf dem Chip anordneten, stapelt IBM diese beiden Typen nun vertikal übereinander. Dazwischen liegt eine ultradünne Isolatorschicht, die die beiden Lagen voneinander trennt. Diese vertikale Stapelung – auch als staggered stacking bezeichnet – ermöglicht es, für jeden Transistortyp unterschiedliche Materialien zu verwenden und deren Eigenschaften unabhängig voneinander zu optimieren. Gleichzeitig steigt die Transistordichte, da die bisher nebeneinander platzierten Bauteile nun in die Höhe ausweichen.
Jay Gambetta, Leiter der IBM-Forschung und IBM Fellow, beschreibt den Ansatz so: „Wir verkleinern nicht nur die Transistoren – wir erfinden die Art und Weise, wie Chips hergestellt werden, neu.“
Die Grundlage für den Nanostack bilden die Nanosheet-Gate-All-Around-Transistoren (GAA), die IBM bereits 2017 entwickelt hatte und die heute als Basis für die aktuellen 2-nm-Prozesse dienen. Auf dem VLSI-Symposium 2025 stellte IBM erstmals ein Design für 7-Ångström-Knoten vor. Nun, ein Jahr später, hat das Unternehmen den nächsten Schritt getan: Die CMOS-Integration und der Nachweis funktionierender Inverter-Schaltungen sind geglückt. Der Chip ist nicht nur physikalisch herstellbar, sondern rechnet auch tatsächlich.
Technische Daten im direkten Vergleich
Die folgenden Kennzahlen verdeutlichen den Fortschritt der IBM-Transistortechnologie über drei Generationen hinweg. Während der 7-nm-FinFET als Referenz dient, zeigt der Sprung zu 2 nm und schließlich zu 0,7 nm, wie rasant die Entwicklung voranschreitet.
- Transistordichte: 7 nm FinFET: rund 20 Milliarden Transistoren pro Chip – 2 nm Nanosheet: rund 50 Milliarden – 0,7 nm Nanostack: rund 100 Milliarden.
- Leistungssteigerung: 2 nm bringt +45 % gegenüber 7 nm – 0,7 nm bringt +50 % gegenüber 2 nm.
- Stromeinsparung: 2 nm spart 75 % gegenüber 7 nm – 0,7 nm spart 70 % gegenüber 2 nm.
- SRAM-Flächenreduktion: Die SRAM-Zellen konnten um 40 % verkleinert werden. Das ist entscheidend, da SRAM als Prozessor-Cache einen großen Teil der Chipfläche belegt und die Designfreiheit für KI-Großchips direkt beeinflusst.
Der Weg zur Massenproduktion: Fünf Jahre als realistische Schätzung
IBM gehört seit Jahrzehnten zu den treibenden Kräften der Halbleiterforschung – von den ersten integrierten Schaltungen in den 1960er Jahren über die Nanosheet-Entwicklung bis zum 2-nm-Prototypen 2021. Allerdings hat IBM 2014 seine Fertigungssparte an GlobalFoundries verkauft und besitzt seither keine eigenen Massenproduktionslinien. Die entwickelten Technologien werden daher an Partner-Foundries lizenziert, die sie in die Serienfertigung überführen.
Bei 2 nm läuft dieser Prozess bereits: IBM veröffentlichte den Prototyp 2021, und das japanische Unternehmen Rapidus soll darauf basierend 2027 die Massenproduktion in seiner Fabrik in Chitose auf der Insel Hokkaido aufnehmen. Für den 0,7-nm-Nanostack gibt IBM einen Zeitrahmen von „frühestens fünf Jahren“ an – also etwa 2031. Das klingt optimistisch, wenn man den langen Weg von 2 nm betrachtet, ist aber durchaus plausibel.
Eine wesentliche Voraussetzung ist die Verfügbarkeit von High-NA-EUV-Lithografiesystemen des niederländischen Herstellers ASML. Diese hochkomplexen Belichtungsanlagen werden noch in diesem Jahr im Albany NanoTech Complex im US-Bundesstaat New York installiert, wo IBMs führendes Halbleiterforschungszentrum angesiedelt ist.
Wettbewerbsumfeld: TSMC, Samsung und Intel bereits in der 2-nm-Ära
Während IBM den Blick weit nach vorne richtet, hat sich die Massenproduktion der Konkurrenz bereits in die 2-nm-Ära bewegt. TSMC hat Ende 2025 die Serienfertigung seines N2-Prozesses aufgenommen – Apple sicherte sich mehr als die Hälfte der anfänglichen Kapazität. Für die zweite Jahreshälfte 2026 ist die leistungsgesteigerte Version N2P geplant, und der 1,6-nm-Knoten A16 mit Super-Power-Rail-Technologie soll folgen.
Samsung hat mit seinem 2-nm-Prozess SF2 die Fertigung eigener SoCs gestartet, und Intel produziert mit dem 18A-Verfahren (2-nm-Äquivalent) den Panther-Lake-Prozessor. Alle drei Unternehmen arbeiten parallel an der Verbesserung ihrer Ausbeute und am Kapazitätsausbau. Vor diesem Hintergrund präsentiert IBM eine Vision, die deutlich weiter in die Zukunft reicht – aber auch zeigt, was physikalisch und technisch noch möglich ist.
Der entscheidende Unterschied: Ein Forschungslabor kann demonstrieren, was machbar ist. Eine Foundry muss liefern, was heute kaufbar ist. Die Kluft zwischen Prototyp und Produkt ist groß und erfordert immense Investitionen in Prozessentwicklung, Ausbeuteverbesserung und Fertigungsanlagen.
IBMs Doppelstrategie: Logik und Quanten
IBM verfolgt in der Halbleitertechnologie eine zweigleisige Strategie. Im Bereich der Logikchips bleibt die Partnerschaft mit Rapidus der zentrale Pfeiler. Rapidus hat im Juli 2025 in seinem IIM-1-Werk in Chitose die ersten funktionsfähigen 2-nm-GAA-Transistoren nachgewiesen und peilt weiterhin den Produktionsstart in der zweiten Jahreshälfte 2027 an. Im Juni 2026 erhielt das Unternehmen zusätzlich 150 Milliarden Yen (rund 1,3 Milliarden Euro) an staatlicher Förderung, womit das Eigenkapital auf rund 425 Milliarden Yen angewachsen ist. Ob IBM seine 2-nm-Technologie dort erfolgreich in die Massenfertigung überführen kann, ist für die japanische Halbleiterindustrie von strategischer Bedeutung.
Parallel dazu baut IBM seine Präsenz im Quantencomputing aus. Erst im Mai 2026 unterzeichnete das Unternehmen eine Absichtserklärung mit dem US-Handelsministerium zur Gründung einer eigenen Quantenchip-Foundry namens „Anderon“. Mit einer Milliarde US-Dollar aus dem CHIPS-Gesetz und einer weiteren Milliarde von IBM selbst soll am Standort Albany ein 300-mm-Fertigungszentrum für Quantenprozessoren entstehen. Anders als bei den Logikchips will IBM die Quantenfertigung also nicht auslagern, sondern selbst betreiben.
Der 0,7-nm-Nanostack-Prototyp ist mehr als eine technische Machbarkeitsstudie. Er zeigt einen Fahrplan für mindestens ein Jahrzehnt Skalierungsperspektive auf. So wie IBM einst den Übergang von FinFET zu Nanosheet anführte, nimmt es nun die nächste große Transformation von Nanosheet zu Nanostack in Angriff. Die Reise vom Labor ins Produkt ist jedoch lang. Der Chip, der heute in Albany vorgestellt wurde, wird frühestens in der ersten Hälfte der 2030er Jahre in Endgeräten zu finden sein – aber der erste Schritt auf diesem Weg ist getan.
