O telúrio (Te) é um dos materiais mais promissores para a próxima geração de semicondutores, especialmente para circuitos 3D integrados. Trabalha bem em temperatura ambiente, permite deposição em larga área a baixas temperaturas e oferece alta mobilidade de lacunas como semicondutor tipo P. Mas carrega uma contradição física que travou sua aplicação prática: quando o canal é afinado para conter vazamentos quânticos, a corrente simplesmente para de fluir. Pesquisadores da POSTECH (Universidade de Ciência e Tecnologia de Pohang, Coreia do Sul) acabam de demonstrar uma solução que parece óbvia em retrospecto, mas que exigiu engenharia de banda cuidadosa: engrossar apenas os pontos de contato com os eletrodos, mantendo o canal ultrafino. O resultado é uma redução da resistência de contato para menos de 1/50 do valor original, com aumento de mais de 17 vezes na corrente em regime criogênico. O trabalho foi publicado no periódico ACS Nano.
O dilema da espessura: por que o telúrio ultrafino é um desafio
Telúrio tem bandgap estreito, o que significa que mesmo desligado, há corrente de fuga considerável. Em chips modernos com centenas de bilhões de transistores, qualquer fuga microscópica se acumula em calor anômalo. A solução convencional é estreitar o canal para menos de 5 nanômetros, ativando o confinamento quântico: o bandgap efetivo aumenta e a fuga cai. O problema é que o mesmo confinamento também eleva a barreira Schottky na junção metal-semicondutor. Os elétrons (ou lacunas, no caso do telúrio tipo P) encontram uma parede de energia que os impede de entrar no canal. A resistência de contato dispara, e o transistor mal conduz quando ligado. Esse é o “dilema da espessura” que travou a comercialização do telúrio ultrafino.
A solução: contato espesso localizado (RSD)
A equipe liderada pelo professor Byoung Hun Lee aplicou um conceito conhecido da indústria de silício — a estrutura de fonte e dreno elevados (Raised Source and Drain, RSD) — mas adaptado ao telúrio. Em vez de depositar uma camada espessa contínua, eles mantiveram o canal com apenas 4 nanômetros de espessura para preservar o confinamento quântico e o baixo vazamento. Nas regiões de fonte e dreno, onde o metal do eletrodo faz contato, uma camada adicional de telúrio foi depositada por sputtering, engrossando localmente a junção. Esse engrossamento alivia o confinamento quântico apenas na interface, reduzindo a barreira de energia. O canal permanece ultrafino e com fuga controlada, enquanto a entrada e saída de portadores se torna eficiente.
O mecanismo é chamado de Thickness-Modulated Band Engineering — engenharia de banda modulada por espessura. A espessura extra na junção faz com que o bandgap local volte a ser estreito, permitindo que as lacunas atravessem a interface por tunelamento ou emissão termiônica com muito menos impedância.
Resultados impressionantes: resistência 50 vezes menor, corrente 17 vezes maior
Os números falam por si. Transistores de telúrio ultrafino sem a estrutura RSD apresentavam resistência de contato de 97,5 kΩ·μm. Com o contato espesso localizado, esse valor caiu para 1,7 kΩ·μm — uma redução superior a 50 vezes. Para demonstrar que a barreira foi realmente eliminada, os pesquisadores testaram os dispositivos a -196 °C (temperatura do nitrogênio líquido). Em baixas temperaturas, a energia térmica diminui, e se a barreira Schottky ainda existisse, a corrente seria quase zero. No entanto, os transistores com RSD apresentaram corrente de ligado mais de 17 vezes maior que os convencionais, confirmando que a barreira foi virtualmente removida pelo tunelamento facilitado.
| Tipo de transistor | Resistência de contato (kΩ·μm) |
|---|---|
| Telúrio ultrafino convencional | 97,5 |
| Telúrio com estrutura RSD | 1,7 |
Caminho para a manufatura: compatível com linhas existentes
Um diferencial importante é que a deposição do telúrio extra foi feita por sputtering, um processo já amplamente usado em fábricas de semicondutores para deposição de metais e outros filmes finos. Não são necessários equipamentos especializados ou investimentos bilionários em novas ferramentas. Empresas como TSMC e Samsung já consideram arquiteturas com transistores empilhados verticalmente (CFET) para nós abaixo de 2 nm, e telúrio tipo P de alto desempenho depositado a baixa temperatura é um ingrediente essencial para viabilizar esses projetos. A própria equipe da POSTECH já demonstrou um CFET vertical combinando óxido de zinco (tipo N) com telúrio (tipo P) em 2025, e recentemente apresentou um dispositivo com condutância diferencial negativa dupla usando a mesma combinação de materiais.
Desafios restantes
Apesar dos avanços, o caminho para a produção em escala ainda tem obstáculos. A interface entre o canal ultrafino e o contato espesso pode gerar tensões mecânicas localizadas e defeitos atômicos que afetam a confiabilidade em longo prazo, especialmente sob comutação em alta frequência. Além disso, para integrar o telúrio em chips reais, é necessário combiná-lo com transistores tipo N de desempenho equivalente — algo que a equipe já vem atacando com óxidos metálicos. O trabalho atual resolve o gargalo dos contatos, mas a viabilidade comercial dependerá da maturidade de todo o fluxo de fabricação.
Mesmo assim, a abordagem de modular a espessura localmente representa um avanço conceitual importante. Em vez de buscar novos materiais ou dopagens complexas, a solução veio da geometria — engrossar estrategicamente o que antes se afinava por igual. Isso mostra que, em semicondutores, a forma ainda é uma ferramenta de design poderosa, e que a fronteira da miniaturização pode ser ampliada com soluções que a indústria já sabe implementar.
