Huawei hat auf dem 2026 IEEE International Symposium on Circuits and Systems (ISCAS) in Shanghai einen detaillierten Fahrplan vorgestellt, der zeigt, wie das Unternehmen trotz fehlendem Zugang zu EUV-Lithografieanlagen bis zum Jahr 2031 eine Transistordichte erreichen will, die einem 1,4-Nanometer-Prozess entspricht. Der Plan basiert auf einem neuartigen Designprinzip, das den Fokus von der reinen geometrischen Schrumpfung der Transistoren auf die Optimierung der Signalgeschwindigkeit im Chip verlagert. Damit will Huawei den Rückstand auf den Branchenprimus TSMC auf lediglich drei Jahre begrenzen.
Das Tau-Prinzip: Eine Abkehr vom Mooreschen Gesetz
Im Zentrum der Strategie steht die sogenannte τ-Scaling-Law, vorgestellt von He Tingbo, dem Leiter der Halbleitersparte von Huawei. Diese Designphilosophie stellt die Zeit, die ein Signal zur Überwindung einer Strecke auf dem Chip benötigt – bezeichnet mit dem griechischen Buchstaben τ (Tau) – als entscheidende Skalierungsgröße in den Vordergrund. Anstatt die Frage zu stellen, wie klein ein Transistor physisch gemacht werden kann, fokussiert sich das τ-Scaling darauf, wie schnell elektrische Signale zwischen den Funktionseinheiten eines Chips reisen können. Huawei hat diese Denkweise nach eigenen Angaben in den letzten sechs Jahren bereits bei der Entwicklung von 381 verschiedenen Chip-Designs praktisch angewandt und in der Massenproduktion verifiziert, was von reiner Theorie deutlich entfernt ist.
LogicFolding: Die physische Neuanordnung der Schaltkreise
Das Kernstück zur praktischen Umsetzung des τ-Scaling-Prinzips ist eine Architektur namens LogicFolding. Traditionell werden digitale, analoge und Speicherblöcke nebeneinander auf einer Ebene angeordnet. LogicFolding hingegen faltet die Logikschaltungen im wahrsten Sinne des Wortes in eine zweite Ebene, also vertikal. Durch diese vertikale Integration werden die internen Verbindungsleitungen drastisch verkürzt. Kürzere Leitungen bedeuten geringere Widerstands- und Kapazitätswerte, was die Signalausbreitung beschleunigt und den Energieverbrauch senkt. So ermöglicht diese rein designseitige Optimierung eine höhere Transistordichte und bessere Leistung ohne Änderung des zugrunde liegenden Fertigungsprozesses.
Quantensprünge bei Dichte und Effizienz
Die von Huawei für den kommenden Herbst angekündigte nächste Generation des Kirin-Chips soll die erste sein, die LogicFolding im kommerziellen Einsatz zeigt. Die angegebenen Verbesserungen sind beachtlich. Verglichen mit einem konventionellen SoC-Design soll die Transistordichte um 53,5 Prozent auf 238 Millionen Transistoren pro Quadratmillimeter (MTr/mm²) steigen. Zum Vergleich: Der aktuelle Kirin 9030 Pro bringt es auf 125 MTr/mm². Eine nahezu Verdopplung der Dichte. Gleichzeitig soll die Energieeffizienz der Performance-Kerne um 41 Prozent verbessert werden, während die maximale Taktfrequenz um 12,7 Prozent auf 3,1 Gigahertz ansteigt. Diese Zahlen basieren auf eigenen Angaben von Huawei und harren noch einer unabhängigen Bestätigung.
Der Weg zur 1,4-Nanometer-Marke: Ein paralleler Wettlauf
Das ambitionierte Ziel für das Jahr 2031 ist es, eine Transistordichte zu erreichen, die der des 14-Ångström- oder 1,4-Nanometer-Prozessknotens entspricht. Der entscheidende Begriff ist hier „entspricht“. Huawei wird keine Chips in einem 1,4nm-Fertigungsprozess herstellen, da ihm die notwendigen EUV-Anlagen fehlen. Stattdessen will man durch reine Architektur- und Designoptimierung auf Basis des τ-Scalings eine äquivalente Dichte auf einem bereits verfügbaren, aber weniger fortschrittlichen Fertigungsprozess erreichen. Damit liegt das Unternehmen in seiner Zielsetzung genau drei Jahre hinter dem Fahrplan von TSMC, das die Massenproduktion seines A14-Knotens (1,4nm) für 2028 plant. Während TSMC auf die physikalische Verkleinerung durch extremste Lithografie setzt, versucht Huawei, den Rückstand durch eine Revolution auf der Designebene zu kompensieren.
Not macht erfinderisch
Die Notwendigkeit für diesen alternativen Ansatz ist eine direkte Folge der US-amerikanischen Sanktionen aus dem Jahr 2019, die Huawei den Zugang zu TSMCs fortschrittlichsten Fertigungskapazitäten und den Kauf von EUV-Anlagen versperrten. Aus dieser Zwangslage heraus hat Huawei in den vergangenen sieben Jahren das τ-Scaling als eine Art mehrschichtige Optimierungsstrategie entwickelt, die auf den Ebenen der Bauelemente, der Schaltungen, des gesamten Chips und des Systems ansetzt. Das Ziel ist es, die physikalischen Grenzen der verfügbaren Fertigung durch eine tiefgreifende Neuorganisation der Schaltkreise zu umgehen.
Ernst zu nehmender Ansatz mit offenen Fragen
Trotz der beeindruckenden Zahlen ist eine gewisse Skepsis angebracht. Die Bezeichnung „1,4nm-Äquivalent“ ist in der Halbleiterindustrie ohnehin schillernd, da moderne Prozessknotennamen nur noch lose mit den tatsächlichen physikalischen Abmessungen der Transistoren zusammenhängen. Zudem stammen alle Leistungsdaten zu Dichte- und Effizienzsteigerungen von Huawei selbst. Unabhängige Prüfungen durch Dritte liegen nicht vor, und die genaue Basislinie des „konventionellen SoC-Designs“, mit dem verglichen wird, wurde nicht offengelegt. Dennoch unternimmt Huawei mit der Einreichung eines wissenschaftlichen Papers zum τ-Scaling in der Zeitschrift ‚SCIENCE CHINA Information Sciences‘ einen ernsthaften Versuch, das Konzept einer akademischen und industriellen Überprüfung zu unterziehen. Ob der Kirin-Chip im Herbst die hohen Erwartungen erfüllen wird, bleibt abzuwarten. Sicher ist, dass Huaweis Weg zeigt, wie sich die Grenzen der Halbleiterfertigung nicht nur in den Fabriken, sondern zunehmend auch am Zeichenbrett verschieben.
